Anonim

Kuten suuri fyysikko Niels Bohr kerran leikillään huomautti, ennusteet ovat erittäin vaikeita etenkin tulevaisuuden suhteen. Vaikka minulla ei ole mahdollisuutta kiistellä Bohrin kaliiperin tutkijan kanssa, mielestäni jotkut ennusteet ovat helpompia kuin toiset, varsinkin jos jollakin on sisäpiirin reuna. Ja siksi ennustamme Verific Design Automation -tapahtumassa, että vuosi 2005 on vuosi, jolloin EDA-teollisuus esittelee useita SystemVerilog-pohjaisia ​​suunnittelutyökaluja.

Vuonna 2003 huomasimme, että monet ihmiset puhuvat SystemVerilogista, etenkin EDA-myyjät Mentor Graphics ja Synopsys, mutta hyvin vähän markkinoilla. Näytti siltä, ​​että suunnittelijayhteisö ei ollut niin kiinnostunut (vielä). Tämä alkoi muuttua vuoden 2003 lopulla, kun saimme suurilta puolijohdeyrityksiltä ohjeita, että ne katsoivat vakavasti SystemVerilogia.

Tämän kaltaiset aloitteet ovat liian usein keskeytettyinä vuosia kanan / munan vaikutuksen vuoksi. Suunnittelijat eivät ole parveilemassa SystemVerilogiin, koska EDA-työkaluja ei ole, ja EDA-myyjät eivät investoi SystemVerilog-käyttöliittymän kehittämiseen, koska asiakkaita ei ole.

n

Teollisuuden ponnistelujen seurauksena ennakoimme kuitenkin vuoden aikana useita olemassa olevia EDA-työkaluja, jotka tukevat SystemVerilog 3.1: ää. HDL-merkintä, looginen synteesi, muodollinen todentaminen, simulointi, emulointi, simulaation kiihtyvyys ja muut voivat kaikki hyödyntää tämän yhteisen käyttöliittymän olemassaolosta.

Lopussa on tietysti hyötyä loppukäyttäjälle. SystemVerilog ei ole vain saatavana nopeammin, vaan useiden EDA-työkalujen etuosat ovatkin todellisia. Ja niille meistä, jotka muistavat 1990-luvun alkupuolen, jolloin jokaisella EDA-työkalulla oli oma tuettu HDL-alajoukko, se saattaa hyvinkin olla kaikkien suurin hyöty.